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 多聲道氣體超聲波流量計(jì)信號(hào)處理探討 四十二

4．1．2 FPGA設(shè)計(jì)流程

完整的FPGA的設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證和下板調(diào)試等主要步驟。

1、電路設(shè)計(jì)與輸入電路設(shè)計(jì)與輸入是根據(jù)工程師的設(shè)計(jì)方法將所設(shè)計(jì)的功能描述給EDA軟件，常用的設(shè)計(jì)輸入方法有硬件描述語言、原理圖方式和波形輸入方式。

2、功能仿真電路設(shè)計(jì)完成后，要用專用的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。通過此項(xiàng)工作可以及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。

3、綜合優(yōu)化是指將硬件描述語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門，RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接(網(wǎng)表)，并根據(jù)目標(biāo)與要求(約束條件)優(yōu)化所生成的邏輯連接，輸出edf和eAn等文件，供FPGA廠家的布局布線器進(jìn)行實(shí)現(xiàn)。

超聲波流量計(jì)